業界では 2nm スケーリングがまだ実現可能かどうか議論されていますが、より重要な変化が進行中です。 たとえトランジスタをさらに縮小できたとしても、パフォーマンスと効率は自動的に改善されなくなります。。これが最も当てはまるのは、かつてチップ内で最も標準化され安定したブロックだった SRAM です。
SRAM アレイが大きくなり、ビットラインが拡張されると、RC 遅延の増加、遠端での書き込み失敗、消費電力の増加などの深刻な問題が発生します。SRAM はもはや単純なメモリ セルではなく、 主要なボトルネック それは高度なチップが確実に動作できるかどうかを決定します。
2nm での本当の進歩は、高密度化だけではありません。それは、SRAM がデバイスレベルの問題から、 システムレベルの設計課題、プロセス、回路、レイアウトの革新を組み合わせることで解決されました。
コアメッセージ
2nmノードでSRAMが停止 次の プロセスのスケーリング。の時代に突入します DTCO (設計技術の協調最適化) 密度、電力、帯域幅のボトルネックを同時に突破します。
SRAM: 高度なプロセスで最も難しいスケーリング ブロック
SRAM のスケーリングは急激に遅くなり、線形ロジックのスケーリングから逸脱しています。継続的な改善には、プロセスと設計の間の徹底的な連携最適化が必要となります。
2nm 以降では、SRAM はプロセスとともに単純に縮小することはできません。 根本から再設計する必要がある。
技術の応用: 2nmのナノシート
2nm 時代はトランジスタに構造的な変化をもたらします。
- 遷移: FinFET → ナノシート（GAA）
- より高いイオン/Ioff 比 (より強力な読み取り/書き込み能力)
- 漏れの低減
- 短チャネル制御の向上
結果: 各ビットラインはほぼ 2 倍のセルをサポートできるため、密度が大幅に向上します。
コアの競合: 密度の増加と信号の劣化
密度が高くなると、次のような新たな問題が発生します。
- ビットラインが長い → RC 遅延が増加
- 遠端セルでの書き込み能力の低下
- 遠端の NBL パフォーマンスは近端よりもはるかに低い
アレイが大きくなると純粋なゲインは得られません。 信号の歪みと信頼性のリスク。
ソリューション: システムレベルの SRAM イノベーション
最新の SRAM は、物理的な限界を克服するために、一連の回路とレイアウトの革新に依存しています。
1.FEライトアシスト
両面駆動とメタルカップリングにより、遠端の書き込みパフォーマンスが近端のレベルまで回復します。
2. FEプリチャージャー
ビットラインの充電を加速して、長いビットラインによる速度のボトルネックを解決します。
3. コンパクトなレイアウト
2 ビット 3 行構成により、デバイスのスケーリングを超えてアレイの効率と密度が向上します。
4. ダブルポンプ SRAM
サイクルごとに 1 回の読み取り + 1 回の書き込みが可能になり、エリアペナルティなしで帯域幅が向上します (8T SRAM と比較)。
5. デュアルトラッキング
動的な電圧マージンの最適化により、周波数が 6% 増加し、電力が 11% 削減されます。
最終結果: 密度、効率、帯域幅がすべて改善されました
2nm ナノシート SRAM は画期的な指標を達成します。
- 密度: 38.1 Mb/mm²
- Vmin 改善: >300mV
- 周波数: 4.2GHz @ 1.05V
- 効率: ~1.19× 対 3nm SRAM
SRAM は現在、次のような要求に応えるために進化しています。 AI および HPC アーキテクチャ。
業界への影響
先端半導体の競争は次のように変化しました。
- トランジスタの性能から→ メモリ + インターコネクト + システム設計能力
- SRAMは、 隠れた決定要因 AI チップのパフォーマンスと効率の向上
結論
2nm 時代では、SRAM の進歩はもはや寸法の縮小によってもたらされません。それはから来ています デバイス、回路、レイアウトの協調最適化 (DTCO)、システムレベルの方法を使用して物理的な限界を超えます。
SRAM はもはや高度なプロセスに従うだけではなく、 高度なプロセスの価値を再定義する AI とハイパフォーマンス コンピューティング向け。